芯片通信的底层 “神经接口”：一文读懂 SerDes 芯片

接好运鸭

一、开篇：高速芯片互联的核心基石


芯片之间的数据传输速度差距，直观体现着底层通信技术的代差：
同样传输 10GB 数据：

• USB3.0：耗时 8 秒
• 雷电 4：耗时 2 秒
• PCIe 5.0 显卡通道：仅 0.16 秒
• AI 芯片 NVLink 6 互联：低至 0.003 秒
  

从消费电脑、笔记本，到自动驾驶域控、万卡 AI 算力集群，所有高速芯片互联底层，都离不开同一个核心器件 ——SerDes（串行器 / 解串器，Serializer/Deserializer）。它是芯片之间互通数据的通用 “神经接口”，无论是 PCIe、雷电、HDMI、DP，还是车载摄像头传输、GPU 高速互联，全部基于 SerDes 实现 0/1 比特流的远距离无损高速传输。

不同接口协议相当于芯片之间沟通的不同 “语言”，语法、封装规则各有差异，但底层物理传输全部依托 SerDes 完成并行 - 串行数据转换。以 PCIe 5.0 16 通道链路举例：整条链路为双向 32 对差分高速信号线，每一组差分线都配套独立 SerDes 收发单元，完成数据收发、信号补偿、时钟同步全套工作。

二、SerDes 基础定义与完整工作原理


1. 什么是 SerDes？


SerDes 是一套点对点高速串行通信硬件模块，分为Tx 发送端（串行器）与Rx 接收端（解串器），可集成在 GPU、CPU、交换芯片内部，也可作为独立外置芯片使用。
核心流程：

• 发送端（Tx）：接收芯片内部宽位并行数据，经过编码、扰码、预加重处理，将多路并行比特压缩为单路高速串行差分信号输出；
• 传输链路：通过差分双绞线、同轴电缆、PCB 高速走线传输，差分信号天然抵消外界电磁噪声；
• 接收端（Rx）：对衰减失真的信号做自适应均衡补偿，通过 CDR 时钟恢复提取同步时钟，解码后把串行数据流还原为芯片可处理的并行数据。
  

2. 核心关键技术模块

• PLL 锁相环：生成高频基准时钟，支撑 Gbps 级高速比特转换；
• 编码单元（8B/10B/128B/130B）：保证直流平衡，避免长时间连续 0/1 导致时钟丢失；
• 预加重（Tx 端）：提前放大高频信号，抵消线缆、PCB 带来的高频损耗；
• 自适应均衡（Rx 端）：修复传输失真，打开信号 “眼图”，降低误码率；
• CDR 时钟数据恢复：无需同步传输时钟，从数据流本身提取时序，大幅简化布线；
• CRC/ECC 校验：数据纠错、故障检测，保障高可靠传输（车规场景必备）NI。
  

三、为什么放弃并行传输，全面转向 SerDes 串行？


很多人会疑惑：并行多线同时传数据，理论带宽更高，为何 PCI、老式并行接口全部淘汰？核心瓶颈是高速下的信号偏斜（Skew）：

• 时序同步崩溃
  并行传输要求所有数据线比特同时到达接收端，但 PCB 走线长短不一、线缆阻抗差异、周边电磁串扰，会造成每一路数据延迟不同步，高频下直接出现采样错误、数据错乱。频率越高，同步难度呈指数级上升。
• 布线与硬件成本暴涨
  并行接口需要几十上百根信号线，PCB 布线空间、连接器引脚数量大幅增加，设备体积、生产成本同步抬升；
• 抗干扰能力弱
  密集并行走线互相产生串扰噪声，必须增加复杂屏蔽结构，功耗与发热同步升高；
• 传输距离受限
  并行总线仅适合厘米级短距离板内通信，几米、十几米长距离传输完全无法稳定工作。
  

而 SerDes 串行差分传输完美解决以上痛点：仅需一对差分线即可承载超高带宽，引脚少、布线简单、抗干扰强，同时依靠预加重、均衡技术，支持十几米长距离稳定传输，是当前高速互联唯一可行方案。

四、两大核心应用场景：消费算力 & 车载自动驾驶


场景 1：AI 服务器、PC、消费电子（集成式 SerDes IP）


CPU、GPU、交换芯片内部会原生集成 SerDes IP 核，支撑各类高速接口：

• PCIe 4.0/5.0/6.0：显卡、SSD、网卡高速互联；
• NVLink：多 GPU 万卡集群高速互连，单通道带宽达 50GB/s 双向，是大模型训练算力底座；
• USB4 / 雷电 4、HDMI/DP：外设、显示器高速数据传输；
• 数据中心 224G/448G SerDes：光模块、交换机骨干互联。
  

行业关键变化：单芯片算力已逼近物理功耗、制程天花板，未来算力提升依靠多芯片集群堆叠，SerDes 的带宽、时延能力直接决定算力集群的扩展上限，成为 AI 基础设施核心竞争力。

场景 2：智能汽车（独立外置车规 SerDes 芯片）


车载场景是独立 SerDes 芯片最大应用市场，摄像头、雷达、域控之间线束长达数米至十几米，板载 MIPI 短距离传输无法满足，必须搭配外置串行器 + 解串器芯片。

• 硬件部署方案
  

• Tx 串行器：安装在车头 / 车尾摄像头 CMOS 传感器旁，本地打包图像数据；
• Rx 解串器：布置在中央智驾域控制器，接收多路摄像头信号；
  典型产品如 NLS924x 解串芯片，可同时接收 2~4 路摄像头串行数据，单通道最高速率 6.4Gbps，满足 4MP/8MP 高清摄像头数据流传输。
  

• 车载协议格局
  

• 海外私有协议：TI FPD-Link、ADI GMSL，长期垄断车载市场；
• 国内公有标准：HSMT 协议（国内机标委主导），国产 SerDes 芯片主力适配，推动车载接口标准化、打破海外私有协议壁垒，实现生态开放自主。
  

• 严苛车规硬性要求
  车规 SerDes 芯片必须通过AEC-Q100可靠性认证，工作温度覆盖 - 40℃~+105℃；同时满足 ISO 26262 功能安全标准：
  

• 内置 CRC 校验、ECC 纠错、断线故障诊断；
• 支持数据重传机制，杜绝画面丢帧、黑屏、卡顿；
• 具备线路电压、温度实时监测，故障及时上报域控，避免自动驾驶感知失效风险Texas Inst...。
  

补充：短距离特例


手机前置 / 后置摄像头距离 SoC 仅几厘米，MIPI D-PHY 短距离并行链路即可满足需求，无需额外外置 SerDes 芯片；只有长线束场景才需要独立 SerDes 收发芯片。

五、关键认知：SerDes 时延极低，并非系统延迟瓶颈


很多人误以为图像卡顿、数据延迟是 SerDes 芯片导致，实际完全相反：
SerDes 芯片本身信号传输时延仅微秒级；
整套系统总延迟（毫秒级）主要来自这些环节：

• CMOS 图像传感器曝光、像素读出；
• 域控芯片 AI 算法、图像拼接、畸变校正；
• 车机屏幕图像刷新渲染；
  SerDes 仅负责数据转发，对整体时延影响几乎可以忽略不计。
  

六、行业总结：SerDes 的时代价值


过去半导体行业关注点集中在芯片制程、晶体管数量、单卡算力；但进入 AI 大模型、高阶自动驾驶时代，芯片间互联能力成为系统性能的天花板。

SerDes 看似不参与逻辑运算、不产生算力，却是整套硬件系统的 “血管神经”：

• 数据中心：224G/448G 超高速 SerDes 支撑万卡 GPU 集群；
• 智能汽车：国产 HSMT SerDes 助力车载芯片自主化；
• 消费终端：PCIe、雷电、显示接口全部依托 SerDes 实现高速互通。
  

随着 Chiplet 芯粒、CPO 光互联、高阶自动驾驶普及，更高带宽、更低时延、更高可靠性的 SerDes 技术，将持续成为半导体行业核心研发赛道。

文末拓展阅读方向

• 高速 SerDes 关键技术：PAM4 调制、自适应 DFE 均衡原理；
• 车载 SerDes 国产替代：HSMT 与 GMSL/FPD-Link 技术对比；
• AI 服务器 NVLink、PCIe 6.0 SerDes 带宽演进路线。